東北大、２メガビット磁気ランダムアクセスメモリー（STT−MRAM）の実証実験に成功

高集積・高歩留まり　２メガビット磁気ランダムアクセスメモリ
（STT−MRAM）の実証実験に世界で初めて成功
単位メモリセル面積３０％の低減と７０％の歩留まり向上（対従来比）を同時に実現


【概要】
　国立大学法人東北大学（総長：里見進／以下、東北大学）国際集積エレクトロニクス研究開発センターの遠藤哲郎センター長（兼　同大学大学院工学研究科教授）のグループは、磁気トンネル接合素子（Magnetic　Tunnel　Junction，MTJ）と相補型金属酸化膜半導体（Complementary　Metal　Oxide　Semiconductor，CMOS）電界効果トランジスタとを接続するコンタクトホールの直上に、性能劣化なく磁気接合素子を成膜する技術の開発に世界で初めて成功いたしました。今回の成功は、新たに設計・試作した２メガビット（２百万ビット）スピン・トランスファー・トルク型磁気ランダムアクセスメモリ（STT−MRAM）に、上記の新開発技術を適用して行った実験にて、従来比７０％以上の歩留まり率向上を実証することで確認されました。本技術は、STT−MRAMの単位メモリセル面積を３０％縮小させ、商品化を大きく促進させる成果です。
　今回の開発の成功は、東北大学国際集積エレクトロニクス研究開発センターで推進しているCIESコンソーシアム事業での材料技術、プロセス技術、および回路設計・評価技術にいたる、集積エレクトロニクス分野における上流から下流までの一貫した開発体制によるものです。


【背景】
　最近のシリコンCMOSメモリ集積回路においては、トランジスタ微細化に伴って消費電力が増大し、高密度化が阻害されるという問題が深刻になっています。この問題を解決する一つの有力な手法として、メモリ集積回路に、電源を切断しても記憶を維持できる「不揮発性」という機能を導入するという手法があります。この手法を用いると、記憶の保持に電力を必要としなくなるため、メモリ集積回路を含むシステムの大幅な低消費電力化が可能となります。この手法の実現に向けて世界中の大学、研究所、企業などの各機関において、新しい不揮発材料を搭載したメモリ集積回路の研究開発が活発に行われています。
　そのような新規不揮発メモリ集積回路の中で、東北大学国際集積エレクトロニクス研究開発センター　遠藤哲郎センター長のグループでは、世界最高水準のスピントロニクス素子である磁気トンネル接合素子（MTJ）の開発と共に、それを用いた「磁気ランダムアクセスメモリ（STT−MRAM）」の開発に取り組んでいます。MTJは、他の種類の不揮発性素子（※１）に比べ、高速データ書き換え、低電圧動作、高繰り返し動作耐性という特長を持ちます。
　このため、同素子を用いたSTT−MRAMは、従来のDRAMやSRAM等の、いわゆる「ワーキングメモリ（※２）」の領域への応用に向け最も有望なメモリ集積回路です。


【研究課題】
　DRAMなどの既存メモリに匹敵する高密度なSTT−MRAMの実現に向けての鍵は、記憶の単位となる基本回路（メモリセル）内のトランジスタとMTJとを可能なかぎり小面積に収めることです。一方で、MTJは磁性を用いた素子であるために、MTJ下部の電極の品質も重要です。例えば、下部電極表面の凹凸が大きいなど、形状が荒れている場合、磁歪や、ビラリ効果（※３）などの影響により素子特性が劣化するという問題があります。このため、従来のSTT−MRAMにおいては、CMOS回路とMTJ素子とを接続する箇所においては、両者を互いに接続する集積回路の機構である「コンタクトホール」の直上を避け、わざとずらした位置にMTJを配置していました。これは、一般にコンタクトホール上の電極では、コンタクトホールの穴の形状を反映して凹面状になるなど、表面形状が平坦でなく、その上にMTJを成膜すると上記の特性劣化の問題が生ずるためです。しかしながらこの手法は同時に、メモリセル面積の増大を招いており、DRAMなど従来のメモリ集積回路に対し、小面積という観点で及ばないという大きな課題がありました。


【研究経緯】
　東北大学国際集積エレクトロニクス研究開発センター　遠藤哲郎センター長のグループは、上記のメモリセル小面積化およびMTJ性能劣化という相反する問題を解決するための技術開発をかねてより進めてまいりました。
　まず最初に、MTJを積載する下部電極表面に専用の研磨技術を開発し、この研磨技術を適用したMTJに対しては、コンタクトホール直上にMTJを成膜しても特性を劣化させないということを、単体MTJ素子レベルを用いた基礎実験で確認いたしました。この成果はすでに２０１４年９月の固体素子材料国際会議（International　Conference　on　Solid　State　Devices　and　Materials，SSDM）にて発表しております（S．Miura他，発表番号　A−６−３）。


【研究手法と成果】
　上記の基礎実験の成果を受けて、この技術をメガビット（百万個）クラスの多数MTJを有する実際のメモリ集積回路に適用してその有効性を実証するため、２メガビット（２００万ビット）の性能実証用　STT−MRAMテストチップの設計、試作を行いました。この性能実証用２メガビット　STT−MRAMチップの特徴は次のとおりです。
　・東北大学にて開発した専用読み出しアンプ回路の搭載、および外部入力により最適設定が可能な参照電圧（※４）を導入することで、高感度なデータ読み出し回路を実現しました。これにより、STT−MRAMの読み出し性能に寄与するMTJの主要特性であるMR比（※５）が試作時の目標値１００％のところ４０％程度でも正しくデータ判別できるようになり、高精度な読み出しが可能となりました。
　・コンタクトホール直上の位置と、ずらした位置との双方にMTJを配置したメモリセルを、同一メモリ回路上に半々で混在させることで、条件を統一して両メモリセル形状の比較を可能にしました。
　この新設計の２メガビット　STT−MRAMテストチップを用い、我々の開発したコンタクトホール直上MTJ成膜技術を適用したものと適用しないものの双方を試作し、両者を評価したところ、同技術を適用したSTT−MRAMは、同技術なしでコンタクトホール直上にMTJを積載したSTT−MRAMに比べると歩留りが７０％向上することが実験により確認されました。また、メモリセル面積が３０％増大するコンタクトホール直上からMTJをずらして配置した従来形式のSTT−MRAMと比べて同等の歩留りが得られることもわかりました。


【研究成果の意義】
　以上の実証実験により、本技術の有効性がメガビットクラスのメモリセルを有する実際のSTT−MRAMにおいても実証されました。この結果は、STT−MRAMのチップ面積を従来のDRAMなどと同等までに小面積化し、実用化を促進する結果です。
　以上、このたびの一連の技術開発により、単体素子レベルでの成果を集積回路レベルにまで進展させたこの成果は、東北大学国際集積エレクトロニクス研究開発センターで推進しているCIESコンソーシアム事業での材料技術、プロセス技術、および回路設計・評価技術にいたる、集積エレクトロニクス分野における上流から下流までの一貫した開発体制により得られたものです。今後とも当センターでは上記の開発体制の特長を生かし、集積エレクトロニクス分野において世界をリードする成果を目指して研究開発活動を進めてまいります。
　以上の成果は、２０１６年５月１６日〜１８日の間、フランス、パリで開催されるメモリ集積回路に関する国際学会である「米国電気電子学会（※６）国際メモリワークショップ（IEEE　International　Memory　Workshop）」で発表いたします。

　なお、本研究は、国際集積エレクトロニクス研究開発センターにて推進しているCIESコンソーシアム事業の支援を受けて得られた成果です。


【用語説明】
　（※１）他の種類の不揮発性素子
　　強誘電体素子、相変化素子、電界誘起抵抗変化素子などがある。それぞれの素子から、強誘電体メモリ（FeRAM）、相変化メモリ（PCRAM）、抵抗変化メモリ（ReRAM）が作られる。

　（※２）ワーキングメモリ
　　コンピュータシステムを構成するメモリのうち、比較的高速（数１０MHz〜数GHz）で動作するメモリ。従来のCMOSメモリでは、ダイナミックランダムアクセスメモリ（DRAM）やスタティックランダムアクセスメモリ（SRAM）がその代表格。

　（※３）磁歪、ビラリ効果
　　磁界の変化により磁性体が変形したり、逆に磁性体への圧力印加による変形で磁気特性が変化する現象。

　（※４）参照電圧
　　MRAMの読み出し動作にあたり、読み出したデータが“０”か“１”かの判定に必須な電圧。

　（※５）MR比
　　MTJの“０”状態と“１”状態の抵抗比パーセンテージを表す性能パラメータ。値が大きいほど優れた性能。

　（※６）米国電気電子学会
　　The　Institute　of　Electrical　and　Electronics　Engineers，Inc．通称IEEE（アイ・トリプル・イー）。米国に本拠を置く世界最大の電気・電子技術に関する学会組織。

　＊参考画像は添付の関連資料を参照