米ケイデンス・デザイン・システムズ、Modusテストソリューションが高い安全性を備えたSoCの設計に対応

ケイデンスのModusテストソリューションが
ARM　MBISTインターフェースを用いた高い安全性を備えたSoCの設計に対応


■要旨：
　・両社の協業により設計者のマニュアル作業を軽減し、製品の出荷を加速
　・ケイデンスとARM両社はARM　Cortex−A７３プロセッサを使用し、シリコン上での確認を完了

　ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、１１月１４日（米国現地時間）、ケイデンスのModus(TM)テストソリューションが、高パフォーマンスのARMプロセッサを用いた高品質なシステム・オン・チップ（SoC）の開発を効率化するために、ARM(R)　Memory　Built−In　Self　Test（MBIST）　インターフェースをサポートしたことを発表しました。

　また、協業の成果を実証するために、ケイデンスとARMはARM　CortexR−A７３　processorを実例として使用し、Modusテストソリューションが提供するテストパターン生成（ATPG）及び故障診断機能のシリコン上での実証を完了しています。

　ケイデンスのARM　MBISTインターフェース機能により、設計者はパワー、性能、面積をより最適化し、革新的なSoC製品をより早く市場に供給することが可能になります。例えば、ModusテストソリューションはARM　MBISTインターフェースのユーザに対してプログラマブル・メモリ・ビルトイン・セルフテスト（PMBIST）のオプションを提供し、単一MBISTコントローラと単一のバスを経由して複数メモリに対応することを可能にしました。また、MBISTがファンクション動作時のメモリに繋がるクリティカルパスに及ぼす影響を軽減し、より高い品質のat−speedテストを実行することが可能となります。さらに、Modusテストソリューションはメモリの物理構造を論理情報にマッピングする機能を提供することで、ミスが発生しやすいマニュアル作業を削減します。

■ARM社コメント：
　Teresa　McLaurin氏（fellow　and　director，technology　services　group）
　「ケイデンスのModusテストソリューションはARM　MBISTインターフェースをサポートすることで多くの有益な機能に対応してくれます。例えば、メモリの物理構造の論理情報への自動マッピング機能によって、論理上のメモリの定義とお客様独自のメモリのフィジカル構造の関係が明確になり、ARM　IP向けのMBISTをお客様の製品に統合する作業を簡素化することが可能になります。」

■ケイデンス・コメント：
　Paul　Cunningham（vice　president　of　research　and　development　in　the　Digital＆Signoff　Group）
　「今年初めにケイデンスは、製造テストのコスト増大に対応するModusテストソリューションを発表しました。Modusの２D　Elastic　Compression特許技術は製造テストのコストを最大３倍まで削減します。製品発表後も私たちはModusの機能向上を継続しており、今回ARMと協業することで、お客様がARMのIPとケイデンスのフローを容易に採用し、競争力のある高い安全性を備えたSoCを市場に投入することを可能にします。」

　ケイデンスのModusテストソリューションは、フィジカル設計を意識したテスト設計（DFT）、自動テストパターン発生（ATPG）、シリコン故障診断をサポートする包括的な次世代向けシステム製品です。Modusテストソリューションのフィジカル設計を意識した２D　Elastic　Compression特許技術を使用する事で、設計者は故障検出率やチップサイズに影響を与えることなくテスト時間を最大３倍削減することができます。

　Modusテストソリューションに関するさらに詳細な情報は以下をご参照下さい：
　http://www.cadence.com/news/modus

　CadenceおよびCadenceロゴはCadence　Design　Systems，Inc．の登録商標です。
　その他記載されている製品名および会社名は各社の商標または登録商標です。