ルネサスエレクトロニクス、ソフトエラー耐性が高い「Advanced　LP　SRAM」を発売

ユーザーシステムの信頼性向上に貢献するAdvanced　Low　Power　SRAM新製品を発売

〜ソフトエラー耐性が高いAdvanced　Low　Power　SRAMシリーズの１１０nmプロセス品をリリース〜

　※製品画像は添付の関連資料を参照

　ルネサス　エレクトロニクス株式会社（代表取締役会長兼CEO：作田　久男、以下ルネサス）はこのたび、当社SRAMの主力製品であるAdvanced　Low　Power　SRAM（http://japan.renesas.com/products/memory/low_power_sram/index.jsp）（以下Advanced　LP　SRAM）で、回路線幅に１１０nm（ナノメートル）の微細プロセスを採用した４M（メガ）ビット品を開発し、「RMLV０４１６Eシリーズ」「RMLV０４１４Eシリーズ」「RMLV０４０８Eシリーズ」の名称で、合計１２品種のサンプル出荷を本年１１月から順次開始致します。
　新製品は、ソフトエラー（注１）フリー／ラッチアップ（注２）フリーを実現したAdvanced　LP　SRAMの新シリーズで、回路線幅１１０nmの微細プロセス採用においても、１５０nmプロセスを採用した当社従来品と同等のソフトエラー率を実現した高信頼性製品となっています。
　また、２５℃時のスタンバイ電流が２μA（マイクロアンペア）と低消費電力を実現しているため、バッテリー等でデータを保持する用途などに適しております。
　新製品のサンプル価格は、いずれも６３０円／個となっており、本年１２月から順次量産を開始して参ります。

　当社の低消費電力SRAMは、産業、OA、通信、車載、民生といった様々な分野において幅広くご採用頂いており、世界シェアは２０１２年に業界第１位を獲得しております（注３）。昨今、ユーザーシステムの高性能化／高機能化に伴い、システム全体の信頼性向上が重要となっています。とりわけ、システムプログラムや課金データなどの重要情報が格納されるSRAMへの高信頼性が求められており、特にアルファ線や宇宙線中性子線によって引き起こされるソフトエラーへの対策が重視されています。
　当社Advanced　LP　SRAMは、メモリセルの記憶ノード（注４）にキャパシタ（注５）を付加しているため、ソフトエラー耐性が極めて高い構造になっております。一般的なソフトエラー対策としては、発生したソフトエラーをSRAMやユーザーシステム内部に組み込んだECC（Error　Correcting　Code）回路で訂正する方法がありますが、ECCの性能によっては複数ビットのエラーを訂正できないなど、エラー訂正に限界が生じます。そこでAdvanced　LP　SRAMではソフトエラーの発生そのものを抑制する構造的対策を講じており、現在量産している１５０nmプロセスAdvanced　LP　SRAMのシステムソフトエラー評価結果からも、実質ソフトエラーフリーと言える耐性を確認しております。
　また、SRAMセルのロードトランジスタ（Pチャネル）をポリシリコンTFT（注６）で形成し、シリコン基板上に形成されたNチャネルMOSトランジスタの上層に積層されるため、下地のシリコン基板上にはNチャネルトランジスタのみで形成されています。これによりメモリ領域内では寄生サイリスタ構造は存在せず、原理的にラッチアップが発生しない構造となっています。
　これらのことからAdvanced　LP　SRAMは、一般的なメモリセル構造であるFull　CMOSタイプ（注７）の製品に比べ極めて信頼性の高いSRAMであり、FA機器、計測器、スマートグリッド関連機器や交通システムなどの高い信頼性を必要とする機器の更なる高性能化及び高信頼性化に貢献することができます。
　さらに、Advanced　LP　SRAMはSRAMのポリシリコンTFT積層技術とスタックトキャパシタ技術の融合により、セルサイズの小型化を実現しております。例えば、１１０nm　Advanced　LP　SRAMのセルサイズは６５nmプロセスによるFull　CMOSタイプに匹敵します。

　ルネサスは今後、新製品（４Mビット製品）の積極的な拡販活動を行うとともに、１１０nmプロセスにより８Mビットから６４Mビットまでの新製品追加を実施してラインナップの強化を図ってまいります。

　新製品の主な仕様は別紙をご参照下さい。

　※別紙は添付の関連資料を参照


＞製品情報はこちら
　http://japan.renesas.com/products/memory/low_power_sram/index.jsp


以上

　（注１）ソフトエラー：シリコン基板に外部からアルファ線や中性子線が入射した時、基板中で発生した電荷によりメモリの情報が失われる現象。半導体素子の物理的な故障などの再現性のあるハードエラーとは異なり、システム側でデータを再書込みすれば元に戻すことができる再現性の無いエラー。一般に、プロセスが微細化されるとソフトエラーの発生率は増加する。
　（注２）ラッチアップ：CMOSトランジスタのウェル、Si基板、P型拡散層、N型拡散層により形成されるNPN、PNP構造（寄生バイポーラトランジスタ）が、電源や入力端子からの過電圧によりオン状態となり、電源と接地の間に大電流が流れる現象。
　（注３）当社調べ。
　（注４）記憶ノード：メモリセル内部で、情報を“High”又は“Low”の電位として記憶しているフリップフロップの回路節点。
　（注５）スタックトキャパシタ：二電極をポリシリコンや金属で形成したキャパシタ。シリコン基板上のMOSトランジスタ上層に形成され、メモリセルの小面積化に有効である。
　（注６）TFT（Thin　Film　Transistor）：薄膜ポリシリコンで形成したトランジスタ。SRAMのロードトランジスタとしてシリコン基板上のMOSトランジスタ上層に形成され、メモリセルの小面積化に有効である。
　（注７）Full　CMOSタイプ：シリコン基板の同一面上にPチャネルMOSトランジスタとNチャネルMOSトランジスタの計６素子を有するSRAMメモリセル構造。面積が大きく、ラッチアップのリスクもある。


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