米ケイデンス、富士通セミコンダクターが「Ｃ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒ」をＡＳＩＣフローに採用

ケイデンスのＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒ、
富士通セミコンダクターのＡＳＩＣフローに採用、顧客のシステムの実現を支援

Ｃ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒにより、高位合成から製造向け
インプリメンテーションまでの一貫したフローが実現、予測可能なＩＰ開発を支援


　電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、１２月７日（米国現地時間）、富士通セミコンダクター株式会社（本社：神奈川県横浜市、以下富士通セミコンダクター）が、ＡＳＩＣ設計フローにおいて、高位合成向けにケイデンスのＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒをサポートしたと発表しました。

　Ｃ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒは、製造向けＲＴＬ合成機能を持つケイデンスのＥｎｃｏｕｎｔｅｒ（Ｒ）　ＲＴＬ　Ｃｏｍｐｉｌｅｒを内蔵した高位合成ツールであり、特定のターゲット・アプリケーション向けに即座にインプリメンテーション可能なＲＴＬを生成します。Ｃ−ｔｏ−Ｓｉｌｉｃｏｎ　ＣｏｍｐｉｌｅｒがサポートするＥＣＯ機能を活用することによって設計全体にわたりＥＣＯ修正を施すことが可能となり、トランザクション・レベル・モデル（ｔｒａｎｓａｃｔｉｏｎ−ｌｅｖｅｌ　ｍｏｄｅｌ：ＴＬＭ）からＧＤＳＩＩまでを網羅して、後工程を予測することができるフローが実現し、「Ｓｙｓｔｅｍ　Ｒｅａｌｉｚａｔｉｏｎ（システムの実現）」の期間短縮に効果を発揮します。富士通の子会社でも、大規模設計向けにＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒがすでに使用されています。

　ケイデンスのＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒは、設計の抽象レベルを高度化することで、効果的な検証を実施し、最終製品の様々な仕様に対して設計の再利用性を高めることができます。Ｃ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒが持つ独自のインクリメンタルな合成機能は、Ｅｎｃｏｕｎｔｅｒ　ＲＴＬ　Ｃｏｍｐｉｌｅｒ、Ｅｎｃｏｕｎｔｅｒ　Ｃｏｎｆｏｒｍａｌ　ＥＣＯおよびＣｏｎｆｏｒｍａｌ　ＬＥＣなどの「Ｓｉｌｉｃｏｎ　Ｒｅａｌｉｚａｔｉｏｎ（シリコンの実現）」のためのテクノロジと強固に統合されており、完全なＥＣＯ機能を備えたＴＬＭからＧＤＳまでの予測可能なフローを提供します。

　ケイデンスのＳｙｓｔｅｍ　Ｒｅａｌｉｚａｔｉｏｎは、ケイデンスが提唱するＥＤＡ３６０ビジョンの主要な要素です。ＥＤＡ３６０ビジョンでは、迅速でアプリケーション主導のシステム開発の必要性を述べています。


富士通セミコンダクター・コメント：
長谷川　隆　氏（開発・製造本部　ＳｏＣ　ソリューション統括部　統括部長）：
　「我々のお客様は、設計および検証の生産性を向上し、ＩＰを広範囲に再利用できるよう、ＳｙｓｔｅｍＣをベースとした高位合成ソリューションの適用を望んでいます。当社は、設計のどの段階においてもＥＣＯ処理ができる機能を持ったケイデンスのＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒを慎重に検討し、この製品が迅速なシステム開発に役立つことを確認しました。その結果、Ｃ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒのサポートを決定しました。当社では、実設計向けにもＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒを社内で使用する予定です。」

ケイデンス・コメント：
Ｍｉｃｈａｌ　Ｓｉｗｉｎｓｋｉ（米国ケイデンス、Ｐｒｏｄｕｃｔ　Ｍａｎａｇｅｍｅｎｔ　Ｇｒｏｕｐ　Ｄｉｒｅｃｔｏｒ，　Ｓｙｓｔｅｍ　Ｒｅａｌｉｚａｔｉｏｎ）：
　「ケイデンスの革新的なＣ−ｔｏ−Ｓｉｌｉｃｏｎ　Ｃｏｍｐｉｌｅｒテクノロジを使用して、設計者は様々なＳｏＣアプリケーションおよびその派生品種の開発を劇的に加速することができます。
　我々は、富士通セミコンダクターが、設計の抽象レベルをあげることで大幅に再利用性が向上した設計と検証により、製品市場投入期間を短縮するという大きなメリットを得ることができると期待しています。」


　ＣａｄｅｎｃｅおよびＣａｄｅｎｃｅロゴはＣａｄｅｎｃｅ　Ｄｅｓｉｇｎ　Ｓｙｓｔｅｍｓ，　Ｉｎｃ．の登録商標です。
　その他記載されている製品名および会社名は各社の商標または登録商標です。